Diff for /qemu/cpu-exec.c between versions 1.1.1.5 and 1.1.1.16

version 1.1.1.5, 2018/04/24 16:44:47 version 1.1.1.16, 2018/04/24 19:34:01
Line 1 Line 1
 /*  /*
  *  i386 emulator main execution loop   *  emulator main execution loop
  *    *
  *  Copyright (c) 2003-2005 Fabrice Bellard   *  Copyright (c) 2003-2005 Fabrice Bellard
  *   *
  * This library is free software; you can redistribute it and/or   * This library is free software; you can redistribute it and/or
Line 14 Line 14
  * Lesser General Public License for more details.   * Lesser General Public License for more details.
  *   *
  * You should have received a copy of the GNU Lesser General Public   * You should have received a copy of the GNU Lesser General Public
  * License along with this library; if not, write to the Free Software   * License along with this library; if not, see <http://www.gnu.org/licenses/>.
  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA  
  */   */
 #include "config.h"  #include "config.h"
 #include "exec.h"  #include "cpu.h"
 #include "disas.h"  #include "disas.h"
   #include "tcg.h"
 #if !defined(CONFIG_SOFTMMU)  #include "qemu-barrier.h"
 #undef EAX  #include "qtest.h"
 #undef ECX  
 #undef EDX  
 #undef EBX  
 #undef ESP  
 #undef EBP  
 #undef ESI  
 #undef EDI  
 #undef EIP  
 #include <signal.h>  
 #include <sys/ucontext.h>  
 #endif  
   
 int tb_invalidated_flag;  int tb_invalidated_flag;
   
 //#define DEBUG_EXEC  //#define CONFIG_DEBUG_EXEC
 //#define DEBUG_SIGNAL  
   bool qemu_cpu_has_work(CPUArchState *env)
   {
       return cpu_has_work(env);
   }
   
 #if defined(TARGET_ARM) || defined(TARGET_SPARC) || defined(TARGET_M68K)  void cpu_loop_exit(CPUArchState *env)
 /* XXX: unify with i386 target */  
 void cpu_loop_exit(void)  
 {  {
       env->current_tb = NULL;
     longjmp(env->jmp_env, 1);      longjmp(env->jmp_env, 1);
 }  }
 #endif  
 #if !(defined(TARGET_SPARC) || defined(TARGET_SH4) || defined(TARGET_M68K))  
 #define reg_T2  
 #endif  
   
 /* exit the current TB from a signal handler. The host registers are  /* exit the current TB from a signal handler. The host registers are
    restored in a state compatible with the CPU emulator     restored in a state compatible with the CPU emulator
  */   */
 void cpu_resume_from_signal(CPUState *env1, void *puc)   #if defined(CONFIG_SOFTMMU)
   void cpu_resume_from_signal(CPUArchState *env, void *puc)
 {  {
 #if !defined(CONFIG_SOFTMMU)  
     struct ucontext *uc = puc;  
 #endif  
   
     env = env1;  
   
     /* XXX: restore cpu registers saved in host registers */      /* XXX: restore cpu registers saved in host registers */
   
 #if !defined(CONFIG_SOFTMMU)      env->exception_index = -1;
     if (puc) {  
         /* XXX: use siglongjmp ? */  
         sigprocmask(SIG_SETMASK, &uc->uc_sigmask, NULL);  
     }  
 #endif  
     longjmp(env->jmp_env, 1);      longjmp(env->jmp_env, 1);
 }  }
   #endif
   
   /* Execute the code without caching the generated code. An interpreter
      could be used if available. */
   static void cpu_exec_nocache(CPUArchState *env, int max_cycles,
                                TranslationBlock *orig_tb)
   {
       tcg_target_ulong next_tb;
       TranslationBlock *tb;
   
 static TranslationBlock *tb_find_slow(target_ulong pc,      /* Should never happen.
          We only end up here when an existing TB is too long.  */
       if (max_cycles > CF_COUNT_MASK)
           max_cycles = CF_COUNT_MASK;
   
       tb = tb_gen_code(env, orig_tb->pc, orig_tb->cs_base, orig_tb->flags,
                        max_cycles);
       env->current_tb = tb;
       /* execute the generated code */
       next_tb = tcg_qemu_tb_exec(env, tb->tc_ptr);
       env->current_tb = NULL;
   
       if ((next_tb & 3) == 2) {
           /* Restore PC.  This may happen if async event occurs before
              the TB starts executing.  */
           cpu_pc_from_tb(env, tb);
       }
       tb_phys_invalidate(tb, -1);
       tb_free(tb);
   }
   
   static TranslationBlock *tb_find_slow(CPUArchState *env,
                                         target_ulong pc,
                                       target_ulong cs_base,                                        target_ulong cs_base,
                                       unsigned int flags)                                        uint64_t flags)
 {  {
     TranslationBlock *tb, **ptb1;      TranslationBlock *tb, **ptb1;
     int code_gen_size;  
     unsigned int h;      unsigned int h;
     target_ulong phys_pc, phys_page1, phys_page2, virt_page2;      tb_page_addr_t phys_pc, phys_page1;
     uint8_t *tc_ptr;      target_ulong virt_page2;
       
     spin_lock(&tb_lock);  
   
     tb_invalidated_flag = 0;      tb_invalidated_flag = 0;
       
     regs_to_env(); /* XXX: do it just before cpu_gen_code() */  
       
     /* find translated block using physical mappings */      /* find translated block using physical mappings */
     phys_pc = get_phys_addr_code(env, pc);      phys_pc = get_page_addr_code(env, pc);
     phys_page1 = phys_pc & TARGET_PAGE_MASK;      phys_page1 = phys_pc & TARGET_PAGE_MASK;
     phys_page2 = -1;  
     h = tb_phys_hash_func(phys_pc);      h = tb_phys_hash_func(phys_pc);
     ptb1 = &tb_phys_hash[h];      ptb1 = &tb_phys_hash[h];
     for(;;) {      for(;;) {
         tb = *ptb1;          tb = *ptb1;
         if (!tb)          if (!tb)
             goto not_found;              goto not_found;
         if (tb->pc == pc &&           if (tb->pc == pc &&
             tb->page_addr[0] == phys_page1 &&              tb->page_addr[0] == phys_page1 &&
             tb->cs_base == cs_base &&               tb->cs_base == cs_base &&
             tb->flags == flags) {              tb->flags == flags) {
             /* check next page if needed */              /* check next page if needed */
             if (tb->page_addr[1] != -1) {              if (tb->page_addr[1] != -1) {
                 virt_page2 = (pc & TARGET_PAGE_MASK) +                   tb_page_addr_t phys_page2;
   
                   virt_page2 = (pc & TARGET_PAGE_MASK) +
                     TARGET_PAGE_SIZE;                      TARGET_PAGE_SIZE;
                 phys_page2 = get_phys_addr_code(env, virt_page2);                  phys_page2 = get_page_addr_code(env, virt_page2);
                 if (tb->page_addr[1] == phys_page2)                  if (tb->page_addr[1] == phys_page2)
                     goto found;                      goto found;
             } else {              } else {
Line 118  static TranslationBlock *tb_find_slow(ta Line 121  static TranslationBlock *tb_find_slow(ta
         ptb1 = &tb->phys_hash_next;          ptb1 = &tb->phys_hash_next;
     }      }
  not_found:   not_found:
     /* if no translated code available, then translate it now */     /* if no translated code available, then translate it now */
     tb = tb_alloc(pc);      tb = tb_gen_code(env, pc, cs_base, flags, 0);
     if (!tb) {  
         /* flush must be done */  
         tb_flush(env);  
         /* cannot fail at this point */  
         tb = tb_alloc(pc);  
         /* don't forget to invalidate previous TB info */  
         tb_invalidated_flag = 1;  
     }  
     tc_ptr = code_gen_ptr;  
     tb->tc_ptr = tc_ptr;  
     tb->cs_base = cs_base;  
     tb->flags = flags;  
     cpu_gen_code(env, tb, CODE_GEN_MAX_SIZE, &code_gen_size);  
     code_gen_ptr = (void *)(((unsigned long)code_gen_ptr + code_gen_size + CODE_GEN_ALIGN - 1) & ~(CODE_GEN_ALIGN - 1));  
       
     /* check next page if needed */  
     virt_page2 = (pc + tb->size - 1) & TARGET_PAGE_MASK;  
     phys_page2 = -1;  
     if ((pc & TARGET_PAGE_MASK) != virt_page2) {  
         phys_page2 = get_phys_addr_code(env, virt_page2);  
     }  
     tb_link_phys(tb, phys_pc, phys_page2);  
       
  found:   found:
       /* Move the last found TB to the head of the list */
       if (likely(*ptb1)) {
           *ptb1 = tb->phys_hash_next;
           tb->phys_hash_next = tb_phys_hash[h];
           tb_phys_hash[h] = tb;
       }
     /* we add the TB in the virtual pc hash table */      /* we add the TB in the virtual pc hash table */
     env->tb_jmp_cache[tb_jmp_cache_hash_func(pc)] = tb;      env->tb_jmp_cache[tb_jmp_cache_hash_func(pc)] = tb;
     spin_unlock(&tb_lock);  
     return tb;      return tb;
 }  }
   
 static inline TranslationBlock *tb_find_fast(void)  static inline TranslationBlock *tb_find_fast(CPUArchState *env)
 {  {
     TranslationBlock *tb;      TranslationBlock *tb;
     target_ulong cs_base, pc;      target_ulong cs_base, pc;
     unsigned int flags;      int flags;
   
     /* we record a subset of the CPU state. It will      /* we record a subset of the CPU state. It will
        always be the same before a given translated block         always be the same before a given translated block
        is executed. */         is executed. */
 #if defined(TARGET_I386)      cpu_get_tb_cpu_state(env, &pc, &cs_base, &flags);
     flags = env->hflags;  
     flags |= (env->eflags & (IOPL_MASK | TF_MASK | VM_MASK));  
     cs_base = env->segs[R_CS].base;  
     pc = cs_base + env->eip;  
 #elif defined(TARGET_ARM)  
     flags = env->thumb | (env->vfp.vec_len << 1)  
             | (env->vfp.vec_stride << 4);  
     if ((env->uncached_cpsr & CPSR_M) != ARM_CPU_MODE_USR)  
         flags |= (1 << 6);  
     if (env->vfp.xregs[ARM_VFP_FPEXC] & (1 << 30))  
         flags |= (1 << 7);  
     cs_base = 0;  
     pc = env->regs[15];  
 #elif defined(TARGET_SPARC)  
 #ifdef TARGET_SPARC64  
     // Combined FPU enable bits . PRIV . DMMU enabled . IMMU enabled  
     flags = (((env->pstate & PS_PEF) >> 1) | ((env->fprs & FPRS_FEF) << 2))  
         | (env->pstate & PS_PRIV) | ((env->lsu & (DMMU_E | IMMU_E)) >> 2);  
 #else  
     // FPU enable . MMU enabled . MMU no-fault . Supervisor  
     flags = (env->psref << 3) | ((env->mmuregs[0] & (MMU_E | MMU_NF)) << 1)  
         | env->psrs;  
 #endif  
     cs_base = env->npc;  
     pc = env->pc;  
 #elif defined(TARGET_PPC)  
     flags = (msr_pr << MSR_PR) | (msr_fp << MSR_FP) |  
         (msr_se << MSR_SE) | (msr_le << MSR_LE);  
     cs_base = 0;  
     pc = env->nip;  
 #elif defined(TARGET_MIPS)  
     flags = env->hflags & (MIPS_HFLAG_TMASK | MIPS_HFLAG_BMASK);  
     cs_base = 0;  
     pc = env->PC;  
 #elif defined(TARGET_M68K)  
     flags = env->fpcr & M68K_FPCR_PREC;  
     cs_base = 0;  
     pc = env->pc;  
 #elif defined(TARGET_SH4)  
     flags = env->sr & (SR_MD | SR_RB);  
     cs_base = 0;         /* XXXXX */  
     pc = env->pc;  
 #else  
 #error unsupported CPU  
 #endif  
     tb = env->tb_jmp_cache[tb_jmp_cache_hash_func(pc)];      tb = env->tb_jmp_cache[tb_jmp_cache_hash_func(pc)];
     if (__builtin_expect(!tb || tb->pc != pc || tb->cs_base != cs_base ||      if (unlikely(!tb || tb->pc != pc || tb->cs_base != cs_base ||
                          tb->flags != flags, 0)) {                   tb->flags != flags)) {
         tb = tb_find_slow(pc, cs_base, flags);          tb = tb_find_slow(env, pc, cs_base, flags);
         /* Note: we do it here to avoid a gcc bug on Mac OS X when  
            doing it in tb_find_slow */  
         if (tb_invalidated_flag) {  
             /* as some TB could have been invalidated because  
                of memory exceptions while generating the code, we  
                must recompute the hash index here */  
             T0 = 0;  
         }  
     }      }
     return tb;      return tb;
 }  }
   
   static CPUDebugExcpHandler *debug_excp_handler;
   
   CPUDebugExcpHandler *cpu_set_debug_excp_handler(CPUDebugExcpHandler *handler)
   {
       CPUDebugExcpHandler *old_handler = debug_excp_handler;
   
       debug_excp_handler = handler;
       return old_handler;
   }
   
   static void cpu_handle_debug_exception(CPUArchState *env)
   {
       CPUWatchpoint *wp;
   
       if (!env->watchpoint_hit) {
           QTAILQ_FOREACH(wp, &env->watchpoints, entry) {
               wp->flags &= ~BP_WATCHPOINT_HIT;
           }
       }
       if (debug_excp_handler) {
           debug_excp_handler(env);
       }
   }
   
 /* main execution loop */  /* main execution loop */
   
 int cpu_exec(CPUState *env1)  volatile sig_atomic_t exit_request;
   
   int cpu_exec(CPUArchState *env)
 {  {
 #define DECLARE_HOST_REGS 1  
 #include "hostregs_helper.h"  
 #if defined(TARGET_SPARC)  
 #if defined(reg_REGWPTR)  
     uint32_t *saved_regwptr;  
 #endif  
 #endif  
 #if defined(__sparc__) && !defined(HOST_SOLARIS)  
     int saved_i7;  
     target_ulong tmp_T0;  
 #endif  
     int ret, interrupt_request;      int ret, interrupt_request;
     void (*gen_func)(void);  
     TranslationBlock *tb;      TranslationBlock *tb;
     uint8_t *tc_ptr;      uint8_t *tc_ptr;
       tcg_target_ulong next_tb;
   
 #if defined(TARGET_I386)      if (env->halted) {
     /* handle exit of HALTED state */          if (!cpu_has_work(env)) {
     if (env1->hflags & HF_HALTED_MASK) {  
         /* disable halt condition */  
         if ((env1->interrupt_request & CPU_INTERRUPT_HARD) &&  
             (env1->eflags & IF_MASK)) {  
             env1->hflags &= ~HF_HALTED_MASK;  
         } else {  
             return EXCP_HALTED;  
         }  
     }  
 #elif defined(TARGET_PPC)  
     if (env1->halted) {  
         if (env1->msr[MSR_EE] &&   
             (env1->interrupt_request &   
              (CPU_INTERRUPT_HARD | CPU_INTERRUPT_TIMER))) {  
             env1->halted = 0;  
         } else {  
             return EXCP_HALTED;  
         }  
     }  
 #elif defined(TARGET_SPARC)  
     if (env1->halted) {  
         if ((env1->interrupt_request & CPU_INTERRUPT_HARD) &&  
             (env1->psret != 0)) {  
             env1->halted = 0;  
         } else {  
             return EXCP_HALTED;  
         }  
     }  
 #elif defined(TARGET_ARM)  
     if (env1->halted) {  
         /* An interrupt wakes the CPU even if the I and F CPSR bits are  
            set.  */  
         if (env1->interrupt_request  
             & (CPU_INTERRUPT_FIQ | CPU_INTERRUPT_HARD)) {  
             env1->halted = 0;  
         } else {  
             return EXCP_HALTED;  
         }  
     }  
 #elif defined(TARGET_MIPS)  
     if (env1->halted) {  
         if (env1->interrupt_request &  
             (CPU_INTERRUPT_HARD | CPU_INTERRUPT_TIMER)) {  
             env1->halted = 0;  
         } else {  
             return EXCP_HALTED;              return EXCP_HALTED;
         }          }
   
           env->halted = 0;
     }      }
 #endif  
   
     cpu_single_env = env1;       cpu_single_env = env;
   
     /* first we save global registers */      if (unlikely(exit_request)) {
 #define SAVE_HOST_REGS 1          env->exit_request = 1;
 #include "hostregs_helper.h"      }
     env = env1;  
 #if defined(__sparc__) && !defined(HOST_SOLARIS)  
     /* we also save i7 because longjmp may not restore it */  
     asm volatile ("mov %%i7, %0" : "=r" (saved_i7));  
 #endif  
   
 #if defined(TARGET_I386)  #if defined(TARGET_I386)
     env_to_regs();  
     /* put eflags in CPU temporary format */      /* put eflags in CPU temporary format */
     CC_SRC = env->eflags & (CC_O | CC_S | CC_Z | CC_A | CC_P | CC_C);      CC_SRC = env->eflags & (CC_O | CC_S | CC_Z | CC_A | CC_P | CC_C);
     DF = 1 - (2 * ((env->eflags >> 10) & 1));      DF = 1 - (2 * ((env->eflags >> 10) & 1));
     CC_OP = CC_OP_EFLAGS;      CC_OP = CC_OP_EFLAGS;
     env->eflags &= ~(DF_MASK | CC_O | CC_S | CC_Z | CC_A | CC_P | CC_C);      env->eflags &= ~(DF_MASK | CC_O | CC_S | CC_Z | CC_A | CC_P | CC_C);
 #elif defined(TARGET_ARM)  
 #elif defined(TARGET_SPARC)  #elif defined(TARGET_SPARC)
 #if defined(reg_REGWPTR)  
     saved_regwptr = REGWPTR;  
 #endif  
 #elif defined(TARGET_PPC)  
 #elif defined(TARGET_M68K)  #elif defined(TARGET_M68K)
     env->cc_op = CC_OP_FLAGS;      env->cc_op = CC_OP_FLAGS;
     env->cc_dest = env->sr & 0xf;      env->cc_dest = env->sr & 0xf;
     env->cc_x = (env->sr >> 4) & 1;      env->cc_x = (env->sr >> 4) & 1;
   #elif defined(TARGET_ALPHA)
   #elif defined(TARGET_ARM)
   #elif defined(TARGET_UNICORE32)
   #elif defined(TARGET_PPC)
       env->reserve_addr = -1;
   #elif defined(TARGET_LM32)
   #elif defined(TARGET_MICROBLAZE)
 #elif defined(TARGET_MIPS)  #elif defined(TARGET_MIPS)
 #elif defined(TARGET_SH4)  #elif defined(TARGET_SH4)
   #elif defined(TARGET_CRIS)
   #elif defined(TARGET_S390X)
   #elif defined(TARGET_XTENSA)
     /* XXXXX */      /* XXXXX */
 #else  #else
 #error unsupported target CPU  #error unsupported target CPU
Line 333  int cpu_exec(CPUState *env1) Line 235  int cpu_exec(CPUState *env1)
     /* prepare setjmp context for exception handling */      /* prepare setjmp context for exception handling */
     for(;;) {      for(;;) {
         if (setjmp(env->jmp_env) == 0) {          if (setjmp(env->jmp_env) == 0) {
             env->current_tb = NULL;  
             /* if an exception is pending, we execute it here */              /* if an exception is pending, we execute it here */
             if (env->exception_index >= 0) {              if (env->exception_index >= 0) {
                 if (env->exception_index >= EXCP_INTERRUPT) {                  if (env->exception_index >= EXCP_INTERRUPT) {
                     /* exit request from the cpu execution loop */                      /* exit request from the cpu execution loop */
                     ret = env->exception_index;                      ret = env->exception_index;
                       if (ret == EXCP_DEBUG) {
                           cpu_handle_debug_exception(env);
                       }
                     break;                      break;
                 } else if (env->user_mode_only) {                  } else {
   #if defined(CONFIG_USER_ONLY)
                     /* if user mode only, we simulate a fake exception                      /* if user mode only, we simulate a fake exception
                        which will be handled outside the cpu execution                         which will be handled outside the cpu execution
                        loop */                         loop */
 #if defined(TARGET_I386)  #if defined(TARGET_I386)
                     do_interrupt_user(env->exception_index,                       do_interrupt(env);
                                       env->exception_is_int,   
                                       env->error_code,   
                                       env->exception_next_eip);  
 #endif  #endif
                     ret = env->exception_index;                      ret = env->exception_index;
                     break;                      break;
                 } else {  #else
 #if defined(TARGET_I386)  
                     /* simulate a real cpu exception. On i386, it can  
                        trigger new exceptions, but we do not handle  
                        double or triple faults yet. */  
                     do_interrupt(env->exception_index,   
                                  env->exception_is_int,   
                                  env->error_code,   
                                  env->exception_next_eip, 0);  
 #elif defined(TARGET_PPC)  
                     do_interrupt(env);  
 #elif defined(TARGET_MIPS)  
                     do_interrupt(env);  
 #elif defined(TARGET_SPARC)  
                     do_interrupt(env->exception_index);  
 #elif defined(TARGET_ARM)  
                     do_interrupt(env);                      do_interrupt(env);
 #elif defined(TARGET_SH4)                      env->exception_index = -1;
                     do_interrupt(env);  
 #endif  #endif
                 }                  }
                 env->exception_index = -1;  
             }   
 #ifdef USE_KQEMU  
             if (kqemu_is_ok(env) && env->interrupt_request == 0) {  
                 int ret;  
                 env->eflags = env->eflags | cc_table[CC_OP].compute_all() | (DF & DF_MASK);  
                 ret = kqemu_cpu_exec(env);  
                 /* put eflags in CPU temporary format */  
                 CC_SRC = env->eflags & (CC_O | CC_S | CC_Z | CC_A | CC_P | CC_C);  
                 DF = 1 - (2 * ((env->eflags >> 10) & 1));  
                 CC_OP = CC_OP_EFLAGS;  
                 env->eflags &= ~(DF_MASK | CC_O | CC_S | CC_Z | CC_A | CC_P | CC_C);  
                 if (ret == 1) {  
                     /* exception */  
                     longjmp(env->jmp_env, 1);  
                 } else if (ret == 2) {  
                     /* softmmu execution needed */  
                 } else {  
                     if (env->interrupt_request != 0) {  
                         /* hardware interrupt will be executed just after */  
                     } else {  
                         /* otherwise, we restart */  
                         longjmp(env->jmp_env, 1);  
                     }  
                 }  
             }              }
 #endif  
   
             T0 = 0; /* force lookup of first TB */              next_tb = 0; /* force lookup of first TB */
             for(;;) {              for(;;) {
 #if defined(__sparc__) && !defined(HOST_SOLARIS)  
                 /* g1 can be modified by some libc? functions */   
                 tmp_T0 = T0;  
 #endif        
                 interrupt_request = env->interrupt_request;                  interrupt_request = env->interrupt_request;
                 if (__builtin_expect(interrupt_request, 0)) {                  if (unlikely(interrupt_request)) {
                       if (unlikely(env->singlestep_enabled & SSTEP_NOIRQ)) {
                           /* Mask out external interrupts for this step. */
                           interrupt_request &= ~CPU_INTERRUPT_SSTEP_MASK;
                       }
                       if (interrupt_request & CPU_INTERRUPT_DEBUG) {
                           env->interrupt_request &= ~CPU_INTERRUPT_DEBUG;
                           env->exception_index = EXCP_DEBUG;
                           cpu_loop_exit(env);
                       }
   #if defined(TARGET_ARM) || defined(TARGET_SPARC) || defined(TARGET_MIPS) || \
       defined(TARGET_PPC) || defined(TARGET_ALPHA) || defined(TARGET_CRIS) || \
       defined(TARGET_MICROBLAZE) || defined(TARGET_LM32) || defined(TARGET_UNICORE32)
                       if (interrupt_request & CPU_INTERRUPT_HALT) {
                           env->interrupt_request &= ~CPU_INTERRUPT_HALT;
                           env->halted = 1;
                           env->exception_index = EXCP_HLT;
                           cpu_loop_exit(env);
                       }
   #endif
 #if defined(TARGET_I386)  #if defined(TARGET_I386)
                     if ((interrupt_request & CPU_INTERRUPT_SMI) &&                      if (interrupt_request & CPU_INTERRUPT_INIT) {
                         !(env->hflags & HF_SMM_MASK)) {                              svm_check_intercept(env, SVM_EXIT_INIT);
                         env->interrupt_request &= ~CPU_INTERRUPT_SMI;                              do_cpu_init(env);
                         do_smm_enter();                              env->exception_index = EXCP_HALTED;
 #if defined(__sparc__) && !defined(HOST_SOLARIS)                              cpu_loop_exit(env);
                         tmp_T0 = 0;                      } else if (interrupt_request & CPU_INTERRUPT_SIPI) {
 #else                              do_cpu_sipi(env);
                         T0 = 0;                      } else if (env->hflags2 & HF2_GIF_MASK) {
                           if ((interrupt_request & CPU_INTERRUPT_SMI) &&
                               !(env->hflags & HF_SMM_MASK)) {
                               svm_check_intercept(env, SVM_EXIT_SMI);
                               env->interrupt_request &= ~CPU_INTERRUPT_SMI;
                               do_smm_enter(env);
                               next_tb = 0;
                           } else if ((interrupt_request & CPU_INTERRUPT_NMI) &&
                                      !(env->hflags2 & HF2_NMI_MASK)) {
                               env->interrupt_request &= ~CPU_INTERRUPT_NMI;
                               env->hflags2 |= HF2_NMI_MASK;
                               do_interrupt_x86_hardirq(env, EXCP02_NMI, 1);
                               next_tb = 0;
                           } else if (interrupt_request & CPU_INTERRUPT_MCE) {
                               env->interrupt_request &= ~CPU_INTERRUPT_MCE;
                               do_interrupt_x86_hardirq(env, EXCP12_MCHK, 0);
                               next_tb = 0;
                           } else if ((interrupt_request & CPU_INTERRUPT_HARD) &&
                                      (((env->hflags2 & HF2_VINTR_MASK) && 
                                        (env->hflags2 & HF2_HIF_MASK)) ||
                                       (!(env->hflags2 & HF2_VINTR_MASK) && 
                                        (env->eflags & IF_MASK && 
                                         !(env->hflags & HF_INHIBIT_IRQ_MASK))))) {
                               int intno;
                               svm_check_intercept(env, SVM_EXIT_INTR);
                               env->interrupt_request &= ~(CPU_INTERRUPT_HARD | CPU_INTERRUPT_VIRQ);
                               intno = cpu_get_pic_interrupt(env);
                               qemu_log_mask(CPU_LOG_TB_IN_ASM, "Servicing hardware INT=0x%02x\n", intno);
                               do_interrupt_x86_hardirq(env, intno, 1);
                               /* ensure that no TB jump will be modified as
                                  the program flow was changed */
                               next_tb = 0;
   #if !defined(CONFIG_USER_ONLY)
                           } else if ((interrupt_request & CPU_INTERRUPT_VIRQ) &&
                                      (env->eflags & IF_MASK) && 
                                      !(env->hflags & HF_INHIBIT_IRQ_MASK)) {
                               int intno;
                               /* FIXME: this should respect TPR */
                               svm_check_intercept(env, SVM_EXIT_VINTR);
                               intno = ldl_phys(env->vm_vmcb + offsetof(struct vmcb, control.int_vector));
                               qemu_log_mask(CPU_LOG_TB_IN_ASM, "Servicing virtual hardware INT=0x%02x\n", intno);
                               do_interrupt_x86_hardirq(env, intno, 1);
                               env->interrupt_request &= ~CPU_INTERRUPT_VIRQ;
                               next_tb = 0;
 #endif  #endif
                     } else if ((interrupt_request & CPU_INTERRUPT_HARD) &&  
                         (env->eflags & IF_MASK) &&   
                         !(env->hflags & HF_INHIBIT_IRQ_MASK)) {  
                         int intno;  
                         env->interrupt_request &= ~CPU_INTERRUPT_HARD;  
                         intno = cpu_get_pic_interrupt(env);  
                         if (loglevel & CPU_LOG_TB_IN_ASM) {  
                             fprintf(logfile, "Servicing hardware INT=0x%02x\n", intno);  
                         }                          }
                         do_interrupt(intno, 0, 0, 0, 1);  
                         /* ensure that no TB jump will be modified as  
                            the program flow was changed */  
 #if defined(__sparc__) && !defined(HOST_SOLARIS)  
                         tmp_T0 = 0;  
 #else  
                         T0 = 0;  
 #endif  
                     }                      }
 #elif defined(TARGET_PPC)  #elif defined(TARGET_PPC)
 #if 0  
                     if ((interrupt_request & CPU_INTERRUPT_RESET)) {                      if ((interrupt_request & CPU_INTERRUPT_RESET)) {
                         cpu_ppc_reset(env);                          cpu_state_reset(env);
                     }                      }
 #endif                      if (interrupt_request & CPU_INTERRUPT_HARD) {
                     if (msr_ee != 0) {                          ppc_hw_interrupt(env);
                         if ((interrupt_request & CPU_INTERRUPT_HARD)) {                          if (env->pending_interrupts == 0)
                             /* Raise it */  
                             env->exception_index = EXCP_EXTERNAL;  
                             env->error_code = 0;  
                             do_interrupt(env);  
                             env->interrupt_request &= ~CPU_INTERRUPT_HARD;                              env->interrupt_request &= ~CPU_INTERRUPT_HARD;
 #if defined(__sparc__) && !defined(HOST_SOLARIS)                          next_tb = 0;
                             tmp_T0 = 0;                      }
 #else  #elif defined(TARGET_LM32)
                             T0 = 0;                      if ((interrupt_request & CPU_INTERRUPT_HARD)
 #endif                          && (env->ie & IE_IE)) {
                         } else if ((interrupt_request & CPU_INTERRUPT_TIMER)) {                          env->exception_index = EXCP_IRQ;
                             /* Raise it */                          do_interrupt(env);
                             env->exception_index = EXCP_DECR;                          next_tb = 0;
                             env->error_code = 0;                      }
                             do_interrupt(env);  #elif defined(TARGET_MICROBLAZE)
                             env->interrupt_request &= ~CPU_INTERRUPT_TIMER;                      if ((interrupt_request & CPU_INTERRUPT_HARD)
 #if defined(__sparc__) && !defined(HOST_SOLARIS)                          && (env->sregs[SR_MSR] & MSR_IE)
                             tmp_T0 = 0;                          && !(env->sregs[SR_MSR] & (MSR_EIP | MSR_BIP))
 #else                          && !(env->iflags & (D_FLAG | IMM_FLAG))) {
                             T0 = 0;                          env->exception_index = EXCP_IRQ;
 #endif                          do_interrupt(env);
                         }                          next_tb = 0;
                     }                      }
 #elif defined(TARGET_MIPS)  #elif defined(TARGET_MIPS)
                     if ((interrupt_request & CPU_INTERRUPT_HARD) &&                      if ((interrupt_request & CPU_INTERRUPT_HARD) &&
                         (env->CP0_Status & (1 << CP0St_IE)) &&                          cpu_mips_hw_interrupts_pending(env)) {
                         (env->CP0_Status & env->CP0_Cause & 0x0000FF00) &&  
                         !(env->hflags & MIPS_HFLAG_EXL) &&  
                         !(env->hflags & MIPS_HFLAG_ERL) &&  
                         !(env->hflags & MIPS_HFLAG_DM)) {  
                         /* Raise it */                          /* Raise it */
                         env->exception_index = EXCP_EXT_INTERRUPT;                          env->exception_index = EXCP_EXT_INTERRUPT;
                         env->error_code = 0;                          env->error_code = 0;
                         do_interrupt(env);                          do_interrupt(env);
 #if defined(__sparc__) && !defined(HOST_SOLARIS)                          next_tb = 0;
                         tmp_T0 = 0;  
 #else  
                         T0 = 0;  
 #endif  
                     }                      }
 #elif defined(TARGET_SPARC)  #elif defined(TARGET_SPARC)
                     if ((interrupt_request & CPU_INTERRUPT_HARD) &&                      if (interrupt_request & CPU_INTERRUPT_HARD) {
                         (env->psret != 0)) {                          if (cpu_interrupts_enabled(env) &&
                         int pil = env->interrupt_index & 15;                              env->interrupt_index > 0) {
                         int type = env->interrupt_index & 0xf0;                              int pil = env->interrupt_index & 0xf;
                               int type = env->interrupt_index & 0xf0;
                         if (((type == TT_EXTINT) &&  
                              (pil == 15 || pil > env->psrpil)) ||                              if (((type == TT_EXTINT) &&
                             type != TT_EXTINT) {                                    cpu_pil_allowed(env, pil)) ||
                             env->interrupt_request &= ~CPU_INTERRUPT_HARD;                                    type != TT_EXTINT) {
                             do_interrupt(env->interrupt_index);                                  env->exception_index = env->interrupt_index;
                             env->interrupt_index = 0;                                  do_interrupt(env);
 #if defined(__sparc__) && !defined(HOST_SOLARIS)                                  next_tb = 0;
                             tmp_T0 = 0;                              }
 #else                          }
                             T0 = 0;  
 #endif  
                         }  
                     } else if (interrupt_request & CPU_INTERRUPT_TIMER) {  
                         //do_interrupt(0, 0, 0, 0, 0);  
                         env->interrupt_request &= ~CPU_INTERRUPT_TIMER;  
                     } else if (interrupt_request & CPU_INTERRUPT_HALT) {  
                         env->interrupt_request &= ~CPU_INTERRUPT_HALT;  
                         env->halted = 1;  
                         env->exception_index = EXCP_HLT;  
                         cpu_loop_exit();  
                     }                      }
 #elif defined(TARGET_ARM)  #elif defined(TARGET_ARM)
                     if (interrupt_request & CPU_INTERRUPT_FIQ                      if (interrupt_request & CPU_INTERRUPT_FIQ
                         && !(env->uncached_cpsr & CPSR_F)) {                          && !(env->uncached_cpsr & CPSR_F)) {
                         env->exception_index = EXCP_FIQ;                          env->exception_index = EXCP_FIQ;
                         do_interrupt(env);                          do_interrupt(env);
                           next_tb = 0;
                     }                      }
                       /* ARMv7-M interrupt return works by loading a magic value
                          into the PC.  On real hardware the load causes the
                          return to occur.  The qemu implementation performs the
                          jump normally, then does the exception return when the
                          CPU tries to execute code at the magic address.
                          This will cause the magic PC value to be pushed to
                          the stack if an interrupt occurred at the wrong time.
                          We avoid this by disabling interrupts when
                          pc contains a magic address.  */
                     if (interrupt_request & CPU_INTERRUPT_HARD                      if (interrupt_request & CPU_INTERRUPT_HARD
                         && !(env->uncached_cpsr & CPSR_I)) {                          && ((IS_M(env) && env->regs[15] < 0xfffffff0)
                               || !(env->uncached_cpsr & CPSR_I))) {
                         env->exception_index = EXCP_IRQ;                          env->exception_index = EXCP_IRQ;
                         do_interrupt(env);                          do_interrupt(env);
                           next_tb = 0;
                       }
   #elif defined(TARGET_UNICORE32)
                       if (interrupt_request & CPU_INTERRUPT_HARD
                           && !(env->uncached_asr & ASR_I)) {
                           do_interrupt(env);
                           next_tb = 0;
                     }                      }
 #elif defined(TARGET_SH4)  #elif defined(TARGET_SH4)
                     /* XXXXX */                      if (interrupt_request & CPU_INTERRUPT_HARD) {
                           do_interrupt(env);
                           next_tb = 0;
                       }
   #elif defined(TARGET_ALPHA)
                       {
                           int idx = -1;
                           /* ??? This hard-codes the OSF/1 interrupt levels.  */
                           switch (env->pal_mode ? 7 : env->ps & PS_INT_MASK) {
                           case 0 ... 3:
                               if (interrupt_request & CPU_INTERRUPT_HARD) {
                                   idx = EXCP_DEV_INTERRUPT;
                               }
                               /* FALLTHRU */
                           case 4:
                               if (interrupt_request & CPU_INTERRUPT_TIMER) {
                                   idx = EXCP_CLK_INTERRUPT;
                               }
                               /* FALLTHRU */
                           case 5:
                               if (interrupt_request & CPU_INTERRUPT_SMP) {
                                   idx = EXCP_SMP_INTERRUPT;
                               }
                               /* FALLTHRU */
                           case 6:
                               if (interrupt_request & CPU_INTERRUPT_MCHK) {
                                   idx = EXCP_MCHK;
                               }
                           }
                           if (idx >= 0) {
                               env->exception_index = idx;
                               env->error_code = 0;
                               do_interrupt(env);
                               next_tb = 0;
                           }
                       }
   #elif defined(TARGET_CRIS)
                       if (interrupt_request & CPU_INTERRUPT_HARD
                           && (env->pregs[PR_CCS] & I_FLAG)
                           && !env->locked_irq) {
                           env->exception_index = EXCP_IRQ;
                           do_interrupt(env);
                           next_tb = 0;
                       }
                       if (interrupt_request & CPU_INTERRUPT_NMI
                           && (env->pregs[PR_CCS] & M_FLAG)) {
                           env->exception_index = EXCP_NMI;
                           do_interrupt(env);
                           next_tb = 0;
                       }
   #elif defined(TARGET_M68K)
                       if (interrupt_request & CPU_INTERRUPT_HARD
                           && ((env->sr & SR_I) >> SR_I_SHIFT)
                               < env->pending_level) {
                           /* Real hardware gets the interrupt vector via an
                              IACK cycle at this point.  Current emulated
                              hardware doesn't rely on this, so we
                              provide/save the vector when the interrupt is
                              first signalled.  */
                           env->exception_index = env->pending_vector;
                           do_interrupt_m68k_hardirq(env);
                           next_tb = 0;
                       }
   #elif defined(TARGET_S390X) && !defined(CONFIG_USER_ONLY)
                       if ((interrupt_request & CPU_INTERRUPT_HARD) &&
                           (env->psw.mask & PSW_MASK_EXT)) {
                           do_interrupt(env);
                           next_tb = 0;
                       }
   #elif defined(TARGET_XTENSA)
                       if (interrupt_request & CPU_INTERRUPT_HARD) {
                           env->exception_index = EXC_IRQ;
                           do_interrupt(env);
                           next_tb = 0;
                       }
 #endif  #endif
                    /* Don't use the cached interupt_request value,                     /* Don't use the cached interrupt_request value,
                       do_interrupt may have updated the EXITTB flag. */                        do_interrupt may have updated the EXITTB flag. */
                     if (env->interrupt_request & CPU_INTERRUPT_EXITTB) {                      if (env->interrupt_request & CPU_INTERRUPT_EXITTB) {
                         env->interrupt_request &= ~CPU_INTERRUPT_EXITTB;                          env->interrupt_request &= ~CPU_INTERRUPT_EXITTB;
                         /* ensure that no TB jump will be modified as                          /* ensure that no TB jump will be modified as
                            the program flow was changed */                             the program flow was changed */
 #if defined(__sparc__) && !defined(HOST_SOLARIS)                          next_tb = 0;
                         tmp_T0 = 0;  
 #else  
                         T0 = 0;  
 #endif  
                     }  
                     if (interrupt_request & CPU_INTERRUPT_EXIT) {  
                         env->interrupt_request &= ~CPU_INTERRUPT_EXIT;  
                         env->exception_index = EXCP_INTERRUPT;  
                         cpu_loop_exit();  
                     }                      }
                 }                  }
 #ifdef DEBUG_EXEC                  if (unlikely(env->exit_request)) {
                 if ((loglevel & CPU_LOG_TB_CPU)) {                      env->exit_request = 0;
 #if defined(TARGET_I386)                      env->exception_index = EXCP_INTERRUPT;
                       cpu_loop_exit(env);
                   }
   #if defined(DEBUG_DISAS) || defined(CONFIG_DEBUG_EXEC)
                   if (qemu_loglevel_mask(CPU_LOG_TB_CPU)) {
                     /* restore flags in standard format */                      /* restore flags in standard format */
 #ifdef reg_EAX  #if defined(TARGET_I386)
                     env->regs[R_EAX] = EAX;                      env->eflags = env->eflags | cpu_cc_compute_all(env, CC_OP)
 #endif                          | (DF & DF_MASK);
 #ifdef reg_EBX                      log_cpu_state(env, X86_DUMP_CCOP);
                     env->regs[R_EBX] = EBX;  
 #endif  
 #ifdef reg_ECX  
                     env->regs[R_ECX] = ECX;  
 #endif  
 #ifdef reg_EDX  
                     env->regs[R_EDX] = EDX;  
 #endif  
 #ifdef reg_ESI  
                     env->regs[R_ESI] = ESI;  
 #endif  
 #ifdef reg_EDI  
                     env->regs[R_EDI] = EDI;  
 #endif  
 #ifdef reg_EBP  
                     env->regs[R_EBP] = EBP;  
 #endif  
 #ifdef reg_ESP  
                     env->regs[R_ESP] = ESP;  
 #endif  
                     env->eflags = env->eflags | cc_table[CC_OP].compute_all() | (DF & DF_MASK);  
                     cpu_dump_state(env, logfile, fprintf, X86_DUMP_CCOP);  
                     env->eflags &= ~(DF_MASK | CC_O | CC_S | CC_Z | CC_A | CC_P | CC_C);                      env->eflags &= ~(DF_MASK | CC_O | CC_S | CC_Z | CC_A | CC_P | CC_C);
 #elif defined(TARGET_ARM)  
                     cpu_dump_state(env, logfile, fprintf, 0);  
 #elif defined(TARGET_SPARC)  
                     REGWPTR = env->regbase + (env->cwp * 16);  
                     env->regwptr = REGWPTR;  
                     cpu_dump_state(env, logfile, fprintf, 0);  
 #elif defined(TARGET_PPC)  
                     cpu_dump_state(env, logfile, fprintf, 0);  
 #elif defined(TARGET_M68K)  #elif defined(TARGET_M68K)
                     cpu_m68k_flush_flags(env, env->cc_op);                      cpu_m68k_flush_flags(env, env->cc_op);
                     env->cc_op = CC_OP_FLAGS;                      env->cc_op = CC_OP_FLAGS;
                     env->sr = (env->sr & 0xffe0)                      env->sr = (env->sr & 0xffe0)
                               | env->cc_dest | (env->cc_x << 4);                                | env->cc_dest | (env->cc_x << 4);
                     cpu_dump_state(env, logfile, fprintf, 0);                      log_cpu_state(env, 0);
 #elif defined(TARGET_MIPS)  
                     cpu_dump_state(env, logfile, fprintf, 0);  
 #elif defined(TARGET_SH4)  
                     cpu_dump_state(env, logfile, fprintf, 0);  
 #else  #else
 #error unsupported target CPU                       log_cpu_state(env, 0);
 #endif  #endif
                 }                  }
 #endif  #endif /* DEBUG_DISAS || CONFIG_DEBUG_EXEC */
                 tb = tb_find_fast();                  spin_lock(&tb_lock);
 #ifdef DEBUG_EXEC                  tb = tb_find_fast(env);
                 if ((loglevel & CPU_LOG_EXEC)) {                  /* Note: we do it here to avoid a gcc bug on Mac OS X when
                     fprintf(logfile, "Trace 0x%08lx [" TARGET_FMT_lx "] %s\n",                     doing it in tb_find_slow */
                             (long)tb->tc_ptr, tb->pc,                  if (tb_invalidated_flag) {
                             lookup_symbol(tb->pc));                      /* as some TB could have been invalidated because
                          of memory exceptions while generating the code, we
                          must recompute the hash index here */
                       next_tb = 0;
                       tb_invalidated_flag = 0;
                 }                  }
   #ifdef CONFIG_DEBUG_EXEC
                   qemu_log_mask(CPU_LOG_EXEC, "Trace %p [" TARGET_FMT_lx "] %s\n",
                                tb->tc_ptr, tb->pc,
                                lookup_symbol(tb->pc));
 #endif  #endif
 #if defined(__sparc__) && !defined(HOST_SOLARIS)  
                 T0 = tmp_T0;  
 #endif        
                 /* see if we can patch the calling TB. When the TB                  /* see if we can patch the calling TB. When the TB
                    spans two pages, we cannot safely do a direct                     spans two pages, we cannot safely do a direct
                    jump. */                     jump. */
                 {                  if (next_tb != 0 && tb->page_addr[1] == -1) {
                     if (T0 != 0 &&                      tb_add_jump((TranslationBlock *)(next_tb & ~3), next_tb & 3, tb);
 #if USE_KQEMU  
                         (env->kqemu_enabled != 2) &&  
 #endif  
                         tb->page_addr[1] == -1  
 #if defined(TARGET_I386) && defined(USE_CODE_COPY)  
                     && (tb->cflags & CF_CODE_COPY) ==   
                     (((TranslationBlock *)(T0 & ~3))->cflags & CF_CODE_COPY)  
 #endif  
                     ) {  
                     spin_lock(&tb_lock);  
                     tb_add_jump((TranslationBlock *)(long)(T0 & ~3), T0 & 3, tb);  
 #if defined(USE_CODE_COPY)  
                     /* propagates the FP use info */  
                     ((TranslationBlock *)(T0 & ~3))->cflags |=   
                         (tb->cflags & CF_FP_USED);  
 #endif  
                     spin_unlock(&tb_lock);  
                 }                  }
                 }                  spin_unlock(&tb_lock);
                 tc_ptr = tb->tc_ptr;  
                   /* cpu_interrupt might be called while translating the
                      TB, but before it is linked into a potentially
                      infinite loop and becomes env->current_tb. Avoid
                      starting execution if there is a pending interrupt. */
                 env->current_tb = tb;                  env->current_tb = tb;
                 /* execute the generated code */                  barrier();
                 gen_func = (void *)tc_ptr;                  if (likely(!env->exit_request)) {
 #if defined(__sparc__)                      tc_ptr = tb->tc_ptr;
                 __asm__ __volatile__("call      %0\n\t"                      /* execute the generated code */
                                      "mov       %%o7,%%i0"                      next_tb = tcg_qemu_tb_exec(env, tc_ptr);
                                      : /* no outputs */                      if ((next_tb & 3) == 2) {
                                      : "r" (gen_func)                           /* Instruction counter expired.  */
                                      : "i0", "i1", "i2", "i3", "i4", "i5",                          int insns_left;
                                        "l0", "l1", "l2", "l3", "l4", "l5",                          tb = (TranslationBlock *)(next_tb & ~3);
                                        "l6", "l7");                          /* Restore PC.  */
 #elif defined(__arm__)                          cpu_pc_from_tb(env, tb);
                 asm volatile ("mov pc, %0\n\t"                          insns_left = env->icount_decr.u32;
                               ".global exec_loop\n\t"                          if (env->icount_extra && insns_left >= 0) {
                               "exec_loop:\n\t"                              /* Refill decrementer and continue execution.  */
                               : /* no outputs */                              env->icount_extra += insns_left;
                               : "r" (gen_func)                              if (env->icount_extra > 0xffff) {
                               : "r1", "r2", "r3", "r8", "r9", "r10", "r12", "r14");                                  insns_left = 0xffff;
 #elif defined(TARGET_I386) && defined(USE_CODE_COPY)                              } else {
 {                                  insns_left = env->icount_extra;
     if (!(tb->cflags & CF_CODE_COPY)) {                              }
         if ((tb->cflags & CF_FP_USED) && env->native_fp_regs) {                              env->icount_extra -= insns_left;
             save_native_fp_state(env);                              env->icount_decr.u16.low = insns_left;
         }                          } else {
         gen_func();                              if (insns_left > 0) {
     } else {                                  /* Execute remaining instructions.  */
         if ((tb->cflags & CF_FP_USED) && !env->native_fp_regs) {                                  cpu_exec_nocache(env, insns_left, tb);
             restore_native_fp_state(env);                              }
         }                              env->exception_index = EXCP_INTERRUPT;
         /* we work with native eflags */                              next_tb = 0;
         CC_SRC = cc_table[CC_OP].compute_all();                              cpu_loop_exit(env);
         CC_OP = CC_OP_EFLAGS;                          }
         asm(".globl exec_loop\n"                      }
             "\n"                  }
             "debug1:\n"  
             "    pushl %%ebp\n"  
             "    fs movl %10, %9\n"  
             "    fs movl %11, %%eax\n"  
             "    andl $0x400, %%eax\n"  
             "    fs orl %8, %%eax\n"  
             "    pushl %%eax\n"  
             "    popf\n"  
             "    fs movl %%esp, %12\n"  
             "    fs movl %0, %%eax\n"  
             "    fs movl %1, %%ecx\n"  
             "    fs movl %2, %%edx\n"  
             "    fs movl %3, %%ebx\n"  
             "    fs movl %4, %%esp\n"  
             "    fs movl %5, %%ebp\n"  
             "    fs movl %6, %%esi\n"  
             "    fs movl %7, %%edi\n"  
             "    fs jmp *%9\n"  
             "exec_loop:\n"  
             "    fs movl %%esp, %4\n"  
             "    fs movl %12, %%esp\n"  
             "    fs movl %%eax, %0\n"  
             "    fs movl %%ecx, %1\n"  
             "    fs movl %%edx, %2\n"  
             "    fs movl %%ebx, %3\n"  
             "    fs movl %%ebp, %5\n"  
             "    fs movl %%esi, %6\n"  
             "    fs movl %%edi, %7\n"  
             "    pushf\n"  
             "    popl %%eax\n"  
             "    movl %%eax, %%ecx\n"  
             "    andl $0x400, %%ecx\n"  
             "    shrl $9, %%ecx\n"  
             "    andl $0x8d5, %%eax\n"  
             "    fs movl %%eax, %8\n"  
             "    movl $1, %%eax\n"  
             "    subl %%ecx, %%eax\n"  
             "    fs movl %%eax, %11\n"  
             "    fs movl %9, %%ebx\n" /* get T0 value */  
             "    popl %%ebp\n"  
             :  
             : "m" (*(uint8_t *)offsetof(CPUState, regs[0])),  
             "m" (*(uint8_t *)offsetof(CPUState, regs[1])),  
             "m" (*(uint8_t *)offsetof(CPUState, regs[2])),  
             "m" (*(uint8_t *)offsetof(CPUState, regs[3])),  
             "m" (*(uint8_t *)offsetof(CPUState, regs[4])),  
             "m" (*(uint8_t *)offsetof(CPUState, regs[5])),  
             "m" (*(uint8_t *)offsetof(CPUState, regs[6])),  
             "m" (*(uint8_t *)offsetof(CPUState, regs[7])),  
             "m" (*(uint8_t *)offsetof(CPUState, cc_src)),  
             "m" (*(uint8_t *)offsetof(CPUState, tmp0)),  
             "a" (gen_func),  
             "m" (*(uint8_t *)offsetof(CPUState, df)),  
             "m" (*(uint8_t *)offsetof(CPUState, saved_esp))  
             : "%ecx", "%edx"  
             );  
     }  
 }  
 #elif defined(__ia64)  
                 struct fptr {  
                         void *ip;  
                         void *gp;  
                 } fp;  
   
                 fp.ip = tc_ptr;  
                 fp.gp = code_gen_buffer + 2 * (1 << 20);  
                 (*(void (*)(void)) &fp)();  
 #else  
                 gen_func();  
 #endif  
                 env->current_tb = NULL;                  env->current_tb = NULL;
                 /* reset soft MMU for next block (it can currently                  /* reset soft MMU for next block (it can currently
                    only be set by a memory fault) */                     only be set by a memory fault) */
 #if defined(TARGET_I386) && !defined(CONFIG_SOFTMMU)              } /* for(;;) */
                 if (env->hflags & HF_SOFTMMU_MASK) {  
                     env->hflags &= ~HF_SOFTMMU_MASK;  
                     /* do not allow linking to another block */  
                     T0 = 0;  
                 }  
 #endif  
 #if defined(USE_KQEMU)  
 #define MIN_CYCLE_BEFORE_SWITCH (100 * 1000)  
                 if (kqemu_is_ok(env) &&  
                     (cpu_get_time_fast() - env->last_io_time) >= MIN_CYCLE_BEFORE_SWITCH) {  
                     cpu_loop_exit();  
                 }  
 #endif  
             }  
         } else {          } else {
             env_to_regs();              /* Reload env after longjmp - the compiler may have smashed all
                * local variables as longjmp is marked 'noreturn'. */
               env = cpu_single_env;
         }          }
     } /* for(;;) */      } /* for(;;) */
   
   
 #if defined(TARGET_I386)  #if defined(TARGET_I386)
 #if defined(USE_CODE_COPY)  
     if (env->native_fp_regs) {  
         save_native_fp_state(env);  
     }  
 #endif  
     /* restore flags in standard format */      /* restore flags in standard format */
     env->eflags = env->eflags | cc_table[CC_OP].compute_all() | (DF & DF_MASK);      env->eflags = env->eflags | cpu_cc_compute_all(env, CC_OP)
           | (DF & DF_MASK);
 #elif defined(TARGET_ARM)  #elif defined(TARGET_ARM)
     /* XXX: Save/restore host fpu exception state?.  */      /* XXX: Save/restore host fpu exception state?.  */
   #elif defined(TARGET_UNICORE32)
 #elif defined(TARGET_SPARC)  #elif defined(TARGET_SPARC)
 #if defined(reg_REGWPTR)  
     REGWPTR = saved_regwptr;  
 #endif  
 #elif defined(TARGET_PPC)  #elif defined(TARGET_PPC)
   #elif defined(TARGET_LM32)
 #elif defined(TARGET_M68K)  #elif defined(TARGET_M68K)
     cpu_m68k_flush_flags(env, env->cc_op);      cpu_m68k_flush_flags(env, env->cc_op);
     env->cc_op = CC_OP_FLAGS;      env->cc_op = CC_OP_FLAGS;
     env->sr = (env->sr & 0xffe0)      env->sr = (env->sr & 0xffe0)
               | env->cc_dest | (env->cc_x << 4);                | env->cc_dest | (env->cc_x << 4);
   #elif defined(TARGET_MICROBLAZE)
 #elif defined(TARGET_MIPS)  #elif defined(TARGET_MIPS)
 #elif defined(TARGET_SH4)  #elif defined(TARGET_SH4)
   #elif defined(TARGET_ALPHA)
   #elif defined(TARGET_CRIS)
   #elif defined(TARGET_S390X)
   #elif defined(TARGET_XTENSA)
     /* XXXXX */      /* XXXXX */
 #else  #else
 #error unsupported target CPU  #error unsupported target CPU
 #endif  #endif
   
     /* restore global registers */  
 #if defined(__sparc__) && !defined(HOST_SOLARIS)  
     asm volatile ("mov %0, %%i7" : : "r" (saved_i7));  
 #endif  
 #include "hostregs_helper.h"  
   
     /* fail safe : never use cpu_single_env outside cpu_exec() */      /* fail safe : never use cpu_single_env outside cpu_exec() */
     cpu_single_env = NULL;       cpu_single_env = NULL;
     return ret;      return ret;
 }  }
   
 /* must only be called from the generated code as an exception can be  
    generated */  
 void tb_invalidate_page_range(target_ulong start, target_ulong end)  
 {  
     /* XXX: cannot enable it yet because it yields to MMU exception  
        where NIP != read address on PowerPC */  
 #if 0  
     target_ulong phys_addr;  
     phys_addr = get_phys_addr_code(env, start);  
     tb_invalidate_phys_page_range(phys_addr, phys_addr + end - start, 0);  
 #endif  
 }  
   
 #if defined(TARGET_I386) && defined(CONFIG_USER_ONLY)  
   
 void cpu_x86_load_seg(CPUX86State *s, int seg_reg, int selector)  
 {  
     CPUX86State *saved_env;  
   
     saved_env = env;  
     env = s;  
     if (!(env->cr[0] & CR0_PE_MASK) || (env->eflags & VM_MASK)) {  
         selector &= 0xffff;  
         cpu_x86_load_seg_cache(env, seg_reg, selector,   
                                (selector << 4), 0xffff, 0);  
     } else {  
         load_seg(seg_reg, selector);  
     }  
     env = saved_env;  
 }  
   
 void cpu_x86_fsave(CPUX86State *s, uint8_t *ptr, int data32)  
 {  
     CPUX86State *saved_env;  
   
     saved_env = env;  
     env = s;  
       
     helper_fsave((target_ulong)ptr, data32);  
   
     env = saved_env;  
 }  
   
 void cpu_x86_frstor(CPUX86State *s, uint8_t *ptr, int data32)  
 {  
     CPUX86State *saved_env;  
   
     saved_env = env;  
     env = s;  
       
     helper_frstor((target_ulong)ptr, data32);  
   
     env = saved_env;  
 }  
   
 #endif /* TARGET_I386 */  
   
 #if !defined(CONFIG_SOFTMMU)  
   
 #if defined(TARGET_I386)  
   
 /* 'pc' is the host PC at which the exception was raised. 'address' is  
    the effective address of the memory exception. 'is_write' is 1 if a  
    write caused the exception and otherwise 0'. 'old_set' is the  
    signal set which should be restored */  
 static inline int handle_cpu_signal(unsigned long pc, unsigned long address,  
                                     int is_write, sigset_t *old_set,   
                                     void *puc)  
 {  
     TranslationBlock *tb;  
     int ret;  
   
     if (cpu_single_env)  
         env = cpu_single_env; /* XXX: find a correct solution for multithread */  
 #if defined(DEBUG_SIGNAL)  
     qemu_printf("qemu: SIGSEGV pc=0x%08lx address=%08lx w=%d oldset=0x%08lx\n",   
                 pc, address, is_write, *(unsigned long *)old_set);  
 #endif  
     /* XXX: locking issue */  
     if (is_write && page_unprotect(h2g(address), pc, puc)) {  
         return 1;  
     }  
   
     /* see if it is an MMU fault */  
     ret = cpu_x86_handle_mmu_fault(env, address, is_write,   
                                    ((env->hflags & HF_CPL_MASK) == 3), 0);  
     if (ret < 0)  
         return 0; /* not an MMU fault */  
     if (ret == 0)  
         return 1; /* the MMU fault was handled without causing real CPU fault */  
     /* now we have a real cpu fault */  
     tb = tb_find_pc(pc);  
     if (tb) {  
         /* the PC is inside the translated code. It means that we have  
            a virtual CPU fault */  
         cpu_restore_state(tb, env, pc, puc);  
     }  
     if (ret == 1) {  
 #if 0  
         printf("PF exception: EIP=0x%08x CR2=0x%08x error=0x%x\n",   
                env->eip, env->cr[2], env->error_code);  
 #endif  
         /* we restore the process signal mask as the sigreturn should  
            do it (XXX: use sigsetjmp) */  
         sigprocmask(SIG_SETMASK, old_set, NULL);  
         raise_exception_err(env->exception_index, env->error_code);  
     } else {  
         /* activate soft MMU for this block */  
         env->hflags |= HF_SOFTMMU_MASK;  
         cpu_resume_from_signal(env, puc);  
     }  
     /* never comes here */  
     return 1;  
 }  
   
 #elif defined(TARGET_ARM)  
 static inline int handle_cpu_signal(unsigned long pc, unsigned long address,  
                                     int is_write, sigset_t *old_set,  
                                     void *puc)  
 {  
     TranslationBlock *tb;  
     int ret;  
   
     if (cpu_single_env)  
         env = cpu_single_env; /* XXX: find a correct solution for multithread */  
 #if defined(DEBUG_SIGNAL)  
     printf("qemu: SIGSEGV pc=0x%08lx address=%08lx w=%d oldset=0x%08lx\n",   
            pc, address, is_write, *(unsigned long *)old_set);  
 #endif  
     /* XXX: locking issue */  
     if (is_write && page_unprotect(h2g(address), pc, puc)) {  
         return 1;  
     }  
     /* see if it is an MMU fault */  
     ret = cpu_arm_handle_mmu_fault(env, address, is_write, 1, 0);  
     if (ret < 0)  
         return 0; /* not an MMU fault */  
     if (ret == 0)  
         return 1; /* the MMU fault was handled without causing real CPU fault */  
     /* now we have a real cpu fault */  
     tb = tb_find_pc(pc);  
     if (tb) {  
         /* the PC is inside the translated code. It means that we have  
            a virtual CPU fault */  
         cpu_restore_state(tb, env, pc, puc);  
     }  
     /* we restore the process signal mask as the sigreturn should  
        do it (XXX: use sigsetjmp) */  
     sigprocmask(SIG_SETMASK, old_set, NULL);  
     cpu_loop_exit();  
 }  
 #elif defined(TARGET_SPARC)  
 static inline int handle_cpu_signal(unsigned long pc, unsigned long address,  
                                     int is_write, sigset_t *old_set,  
                                     void *puc)  
 {  
     TranslationBlock *tb;  
     int ret;  
   
     if (cpu_single_env)  
         env = cpu_single_env; /* XXX: find a correct solution for multithread */  
 #if defined(DEBUG_SIGNAL)  
     printf("qemu: SIGSEGV pc=0x%08lx address=%08lx w=%d oldset=0x%08lx\n",   
            pc, address, is_write, *(unsigned long *)old_set);  
 #endif  
     /* XXX: locking issue */  
     if (is_write && page_unprotect(h2g(address), pc, puc)) {  
         return 1;  
     }  
     /* see if it is an MMU fault */  
     ret = cpu_sparc_handle_mmu_fault(env, address, is_write, 1, 0);  
     if (ret < 0)  
         return 0; /* not an MMU fault */  
     if (ret == 0)  
         return 1; /* the MMU fault was handled without causing real CPU fault */  
     /* now we have a real cpu fault */  
     tb = tb_find_pc(pc);  
     if (tb) {  
         /* the PC is inside the translated code. It means that we have  
            a virtual CPU fault */  
         cpu_restore_state(tb, env, pc, puc);  
     }  
     /* we restore the process signal mask as the sigreturn should  
        do it (XXX: use sigsetjmp) */  
     sigprocmask(SIG_SETMASK, old_set, NULL);  
     cpu_loop_exit();  
 }  
 #elif defined (TARGET_PPC)  
 static inline int handle_cpu_signal(unsigned long pc, unsigned long address,  
                                     int is_write, sigset_t *old_set,  
                                     void *puc)  
 {  
     TranslationBlock *tb;  
     int ret;  
       
     if (cpu_single_env)  
         env = cpu_single_env; /* XXX: find a correct solution for multithread */  
 #if defined(DEBUG_SIGNAL)  
     printf("qemu: SIGSEGV pc=0x%08lx address=%08lx w=%d oldset=0x%08lx\n",   
            pc, address, is_write, *(unsigned long *)old_set);  
 #endif  
     /* XXX: locking issue */  
     if (is_write && page_unprotect(h2g(address), pc, puc)) {  
         return 1;  
     }  
   
     /* see if it is an MMU fault */  
     ret = cpu_ppc_handle_mmu_fault(env, address, is_write, msr_pr, 0);  
     if (ret < 0)  
         return 0; /* not an MMU fault */  
     if (ret == 0)  
         return 1; /* the MMU fault was handled without causing real CPU fault */  
   
     /* now we have a real cpu fault */  
     tb = tb_find_pc(pc);  
     if (tb) {  
         /* the PC is inside the translated code. It means that we have  
            a virtual CPU fault */  
         cpu_restore_state(tb, env, pc, puc);  
     }  
     if (ret == 1) {  
 #if 0  
         printf("PF exception: NIP=0x%08x error=0x%x %p\n",   
                env->nip, env->error_code, tb);  
 #endif  
     /* we restore the process signal mask as the sigreturn should  
        do it (XXX: use sigsetjmp) */  
         sigprocmask(SIG_SETMASK, old_set, NULL);  
         do_raise_exception_err(env->exception_index, env->error_code);  
     } else {  
         /* activate soft MMU for this block */  
         cpu_resume_from_signal(env, puc);  
     }  
     /* never comes here */  
     return 1;  
 }  
   
 #elif defined(TARGET_M68K)  
 static inline int handle_cpu_signal(unsigned long pc, unsigned long address,  
                                     int is_write, sigset_t *old_set,  
                                     void *puc)  
 {  
     TranslationBlock *tb;  
     int ret;  
   
     if (cpu_single_env)  
         env = cpu_single_env; /* XXX: find a correct solution for multithread */  
 #if defined(DEBUG_SIGNAL)  
     printf("qemu: SIGSEGV pc=0x%08lx address=%08lx w=%d oldset=0x%08lx\n",   
            pc, address, is_write, *(unsigned long *)old_set);  
 #endif  
     /* XXX: locking issue */  
     if (is_write && page_unprotect(address, pc, puc)) {  
         return 1;  
     }  
     /* see if it is an MMU fault */  
     ret = cpu_m68k_handle_mmu_fault(env, address, is_write, 1, 0);  
     if (ret < 0)  
         return 0; /* not an MMU fault */  
     if (ret == 0)  
         return 1; /* the MMU fault was handled without causing real CPU fault */  
     /* now we have a real cpu fault */  
     tb = tb_find_pc(pc);  
     if (tb) {  
         /* the PC is inside the translated code. It means that we have  
            a virtual CPU fault */  
         cpu_restore_state(tb, env, pc, puc);  
     }  
     /* we restore the process signal mask as the sigreturn should  
        do it (XXX: use sigsetjmp) */  
     sigprocmask(SIG_SETMASK, old_set, NULL);  
     cpu_loop_exit();  
     /* never comes here */  
     return 1;  
 }  
   
 #elif defined (TARGET_MIPS)  
 static inline int handle_cpu_signal(unsigned long pc, unsigned long address,  
                                     int is_write, sigset_t *old_set,  
                                     void *puc)  
 {  
     TranslationBlock *tb;  
     int ret;  
       
     if (cpu_single_env)  
         env = cpu_single_env; /* XXX: find a correct solution for multithread */  
 #if defined(DEBUG_SIGNAL)  
     printf("qemu: SIGSEGV pc=0x%08lx address=%08lx w=%d oldset=0x%08lx\n",   
            pc, address, is_write, *(unsigned long *)old_set);  
 #endif  
     /* XXX: locking issue */  
     if (is_write && page_unprotect(h2g(address), pc, puc)) {  
         return 1;  
     }  
   
     /* see if it is an MMU fault */  
     ret = cpu_mips_handle_mmu_fault(env, address, is_write, 1, 0);  
     if (ret < 0)  
         return 0; /* not an MMU fault */  
     if (ret == 0)  
         return 1; /* the MMU fault was handled without causing real CPU fault */  
   
     /* now we have a real cpu fault */  
     tb = tb_find_pc(pc);  
     if (tb) {  
         /* the PC is inside the translated code. It means that we have  
            a virtual CPU fault */  
         cpu_restore_state(tb, env, pc, puc);  
     }  
     if (ret == 1) {  
 #if 0  
         printf("PF exception: NIP=0x%08x error=0x%x %p\n",   
                env->nip, env->error_code, tb);  
 #endif  
     /* we restore the process signal mask as the sigreturn should  
        do it (XXX: use sigsetjmp) */  
         sigprocmask(SIG_SETMASK, old_set, NULL);  
         do_raise_exception_err(env->exception_index, env->error_code);  
     } else {  
         /* activate soft MMU for this block */  
         cpu_resume_from_signal(env, puc);  
     }  
     /* never comes here */  
     return 1;  
 }  
   
 #elif defined (TARGET_SH4)  
 static inline int handle_cpu_signal(unsigned long pc, unsigned long address,  
                                     int is_write, sigset_t *old_set,  
                                     void *puc)  
 {  
     TranslationBlock *tb;  
     int ret;  
       
     if (cpu_single_env)  
         env = cpu_single_env; /* XXX: find a correct solution for multithread */  
 #if defined(DEBUG_SIGNAL)  
     printf("qemu: SIGSEGV pc=0x%08lx address=%08lx w=%d oldset=0x%08lx\n",   
            pc, address, is_write, *(unsigned long *)old_set);  
 #endif  
     /* XXX: locking issue */  
     if (is_write && page_unprotect(h2g(address), pc, puc)) {  
         return 1;  
     }  
   
     /* see if it is an MMU fault */  
     ret = cpu_sh4_handle_mmu_fault(env, address, is_write, 1, 0);  
     if (ret < 0)  
         return 0; /* not an MMU fault */  
     if (ret == 0)  
         return 1; /* the MMU fault was handled without causing real CPU fault */  
   
     /* now we have a real cpu fault */  
     tb = tb_find_pc(pc);  
     if (tb) {  
         /* the PC is inside the translated code. It means that we have  
            a virtual CPU fault */  
         cpu_restore_state(tb, env, pc, puc);  
     }  
 #if 0  
         printf("PF exception: NIP=0x%08x error=0x%x %p\n",   
                env->nip, env->error_code, tb);  
 #endif  
     /* we restore the process signal mask as the sigreturn should  
        do it (XXX: use sigsetjmp) */  
     sigprocmask(SIG_SETMASK, old_set, NULL);  
     cpu_loop_exit();  
     /* never comes here */  
     return 1;  
 }  
 #else  
 #error unsupported target CPU  
 #endif  
   
 #if defined(__i386__)  
   
 #if defined(__APPLE__)  
 # include <sys/ucontext.h>  
   
 # define EIP_sig(context)  (*((unsigned long*)&(context)->uc_mcontext->ss.eip))  
 # define TRAP_sig(context)    ((context)->uc_mcontext->es.trapno)  
 # define ERROR_sig(context)   ((context)->uc_mcontext->es.err)  
 #else  
 # define EIP_sig(context)     ((context)->uc_mcontext.gregs[REG_EIP])  
 # define TRAP_sig(context)    ((context)->uc_mcontext.gregs[REG_TRAPNO])  
 # define ERROR_sig(context)   ((context)->uc_mcontext.gregs[REG_ERR])  
 #endif  
   
 #if defined(USE_CODE_COPY)  
 static void cpu_send_trap(unsigned long pc, int trap,   
                           struct ucontext *uc)  
 {  
     TranslationBlock *tb;  
   
     if (cpu_single_env)  
         env = cpu_single_env; /* XXX: find a correct solution for multithread */  
     /* now we have a real cpu fault */  
     tb = tb_find_pc(pc);  
     if (tb) {  
         /* the PC is inside the translated code. It means that we have  
            a virtual CPU fault */  
         cpu_restore_state(tb, env, pc, uc);  
     }  
     sigprocmask(SIG_SETMASK, &uc->uc_sigmask, NULL);  
     raise_exception_err(trap, env->error_code);  
 }  
 #endif  
   
 int cpu_signal_handler(int host_signum, void *pinfo,   
                        void *puc)  
 {  
     siginfo_t *info = pinfo;  
     struct ucontext *uc = puc;  
     unsigned long pc;  
     int trapno;  
   
 #ifndef REG_EIP  
 /* for glibc 2.1 */  
 #define REG_EIP    EIP  
 #define REG_ERR    ERR  
 #define REG_TRAPNO TRAPNO  
 #endif  
     pc = EIP_sig(uc);  
     trapno = TRAP_sig(uc);  
 #if defined(TARGET_I386) && defined(USE_CODE_COPY)  
     if (trapno == 0x00 || trapno == 0x05) {  
         /* send division by zero or bound exception */  
         cpu_send_trap(pc, trapno, uc);  
         return 1;  
     } else  
 #endif  
         return handle_cpu_signal(pc, (unsigned long)info->si_addr,   
                                  trapno == 0xe ?   
                                  (ERROR_sig(uc) >> 1) & 1 : 0,  
                                  &uc->uc_sigmask, puc);  
 }  
   
 #elif defined(__x86_64__)  
   
 int cpu_signal_handler(int host_signum, void *pinfo,  
                        void *puc)  
 {  
     siginfo_t *info = pinfo;  
     struct ucontext *uc = puc;  
     unsigned long pc;  
   
     pc = uc->uc_mcontext.gregs[REG_RIP];  
     return handle_cpu_signal(pc, (unsigned long)info->si_addr,   
                              uc->uc_mcontext.gregs[REG_TRAPNO] == 0xe ?   
                              (uc->uc_mcontext.gregs[REG_ERR] >> 1) & 1 : 0,  
                              &uc->uc_sigmask, puc);  
 }  
   
 #elif defined(__powerpc__)  
   
 /***********************************************************************  
  * signal context platform-specific definitions  
  * From Wine  
  */  
 #ifdef linux  
 /* All Registers access - only for local access */  
 # define REG_sig(reg_name, context)             ((context)->uc_mcontext.regs->reg_name)  
 /* Gpr Registers access  */  
 # define GPR_sig(reg_num, context)              REG_sig(gpr[reg_num], context)  
 # define IAR_sig(context)                       REG_sig(nip, context)   /* Program counter */  
 # define MSR_sig(context)                       REG_sig(msr, context)   /* Machine State Register (Supervisor) */  
 # define CTR_sig(context)                       REG_sig(ctr, context)   /* Count register */  
 # define XER_sig(context)                       REG_sig(xer, context) /* User's integer exception register */  
 # define LR_sig(context)                        REG_sig(link, context) /* Link register */  
 # define CR_sig(context)                        REG_sig(ccr, context) /* Condition register */  
 /* Float Registers access  */  
 # define FLOAT_sig(reg_num, context)            (((double*)((char*)((context)->uc_mcontext.regs+48*4)))[reg_num])  
 # define FPSCR_sig(context)                     (*(int*)((char*)((context)->uc_mcontext.regs+(48+32*2)*4)))  
 /* Exception Registers access */  
 # define DAR_sig(context)                       REG_sig(dar, context)  
 # define DSISR_sig(context)                     REG_sig(dsisr, context)  
 # define TRAP_sig(context)                      REG_sig(trap, context)  
 #endif /* linux */  
   
 #ifdef __APPLE__  
 # include <sys/ucontext.h>  
 typedef struct ucontext SIGCONTEXT;  
 /* All Registers access - only for local access */  
 # define REG_sig(reg_name, context)             ((context)->uc_mcontext->ss.reg_name)  
 # define FLOATREG_sig(reg_name, context)        ((context)->uc_mcontext->fs.reg_name)  
 # define EXCEPREG_sig(reg_name, context)        ((context)->uc_mcontext->es.reg_name)  
 # define VECREG_sig(reg_name, context)          ((context)->uc_mcontext->vs.reg_name)  
 /* Gpr Registers access */  
 # define GPR_sig(reg_num, context)              REG_sig(r##reg_num, context)  
 # define IAR_sig(context)                       REG_sig(srr0, context)  /* Program counter */  
 # define MSR_sig(context)                       REG_sig(srr1, context)  /* Machine State Register (Supervisor) */  
 # define CTR_sig(context)                       REG_sig(ctr, context)  
 # define XER_sig(context)                       REG_sig(xer, context) /* Link register */  
 # define LR_sig(context)                        REG_sig(lr, context)  /* User's integer exception register */  
 # define CR_sig(context)                        REG_sig(cr, context)  /* Condition register */  
 /* Float Registers access */  
 # define FLOAT_sig(reg_num, context)            FLOATREG_sig(fpregs[reg_num], context)  
 # define FPSCR_sig(context)                     ((double)FLOATREG_sig(fpscr, context))  
 /* Exception Registers access */  
 # define DAR_sig(context)                       EXCEPREG_sig(dar, context)     /* Fault registers for coredump */  
 # define DSISR_sig(context)                     EXCEPREG_sig(dsisr, context)  
 # define TRAP_sig(context)                      EXCEPREG_sig(exception, context) /* number of powerpc exception taken */  
 #endif /* __APPLE__ */  
   
 int cpu_signal_handler(int host_signum, void *pinfo,   
                        void *puc)  
 {  
     siginfo_t *info = pinfo;  
     struct ucontext *uc = puc;  
     unsigned long pc;  
     int is_write;  
   
     pc = IAR_sig(uc);  
     is_write = 0;  
 #if 0  
     /* ppc 4xx case */  
     if (DSISR_sig(uc) & 0x00800000)  
         is_write = 1;  
 #else  
     if (TRAP_sig(uc) != 0x400 && (DSISR_sig(uc) & 0x02000000))  
         is_write = 1;  
 #endif  
     return handle_cpu_signal(pc, (unsigned long)info->si_addr,   
                              is_write, &uc->uc_sigmask, puc);  
 }  
   
 #elif defined(__alpha__)  
   
 int cpu_signal_handler(int host_signum, void *pinfo,   
                            void *puc)  
 {  
     siginfo_t *info = pinfo;  
     struct ucontext *uc = puc;  
     uint32_t *pc = uc->uc_mcontext.sc_pc;  
     uint32_t insn = *pc;  
     int is_write = 0;  
   
     /* XXX: need kernel patch to get write flag faster */  
     switch (insn >> 26) {  
     case 0x0d: // stw  
     case 0x0e: // stb  
     case 0x0f: // stq_u  
     case 0x24: // stf  
     case 0x25: // stg  
     case 0x26: // sts  
     case 0x27: // stt  
     case 0x2c: // stl  
     case 0x2d: // stq  
     case 0x2e: // stl_c  
     case 0x2f: // stq_c  
         is_write = 1;  
     }  
   
     return handle_cpu_signal(pc, (unsigned long)info->si_addr,   
                              is_write, &uc->uc_sigmask, puc);  
 }  
 #elif defined(__sparc__)  
   
 int cpu_signal_handler(int host_signum, void *pinfo,   
                        void *puc)  
 {  
     siginfo_t *info = pinfo;  
     uint32_t *regs = (uint32_t *)(info + 1);  
     void *sigmask = (regs + 20);  
     unsigned long pc;  
     int is_write;  
     uint32_t insn;  
       
     /* XXX: is there a standard glibc define ? */  
     pc = regs[1];  
     /* XXX: need kernel patch to get write flag faster */  
     is_write = 0;  
     insn = *(uint32_t *)pc;  
     if ((insn >> 30) == 3) {  
       switch((insn >> 19) & 0x3f) {  
       case 0x05: // stb  
       case 0x06: // sth  
       case 0x04: // st  
       case 0x07: // std  
       case 0x24: // stf  
       case 0x27: // stdf  
       case 0x25: // stfsr  
         is_write = 1;  
         break;  
       }  
     }  
     return handle_cpu_signal(pc, (unsigned long)info->si_addr,   
                              is_write, sigmask, NULL);  
 }  
   
 #elif defined(__arm__)  
   
 int cpu_signal_handler(int host_signum, void *pinfo,   
                        void *puc)  
 {  
     siginfo_t *info = pinfo;  
     struct ucontext *uc = puc;  
     unsigned long pc;  
     int is_write;  
       
     pc = uc->uc_mcontext.gregs[R15];  
     /* XXX: compute is_write */  
     is_write = 0;  
     return handle_cpu_signal(pc, (unsigned long)info->si_addr,   
                              is_write,  
                              &uc->uc_sigmask, puc);  
 }  
   
 #elif defined(__mc68000)  
   
 int cpu_signal_handler(int host_signum, void *pinfo,   
                        void *puc)  
 {  
     siginfo_t *info = pinfo;  
     struct ucontext *uc = puc;  
     unsigned long pc;  
     int is_write;  
       
     pc = uc->uc_mcontext.gregs[16];  
     /* XXX: compute is_write */  
     is_write = 0;  
     return handle_cpu_signal(pc, (unsigned long)info->si_addr,   
                              is_write,  
                              &uc->uc_sigmask, puc);  
 }  
   
 #elif defined(__ia64)  
   
 #ifndef __ISR_VALID  
   /* This ought to be in <bits/siginfo.h>... */  
 # define __ISR_VALID    1  
 #endif  
   
 int cpu_signal_handler(int host_signum, void *pinfo, void *puc)  
 {  
     siginfo_t *info = pinfo;  
     struct ucontext *uc = puc;  
     unsigned long ip;  
     int is_write = 0;  
   
     ip = uc->uc_mcontext.sc_ip;  
     switch (host_signum) {  
       case SIGILL:  
       case SIGFPE:  
       case SIGSEGV:  
       case SIGBUS:  
       case SIGTRAP:  
           if (info->si_code && (info->si_segvflags & __ISR_VALID))  
               /* ISR.W (write-access) is bit 33:  */  
               is_write = (info->si_isr >> 33) & 1;  
           break;  
   
       default:  
           break;  
     }  
     return handle_cpu_signal(ip, (unsigned long)info->si_addr,  
                              is_write,  
                              &uc->uc_sigmask, puc);  
 }  
   
 #elif defined(__s390__)  
   
 int cpu_signal_handler(int host_signum, void *pinfo,   
                        void *puc)  
 {  
     siginfo_t *info = pinfo;  
     struct ucontext *uc = puc;  
     unsigned long pc;  
     int is_write;  
       
     pc = uc->uc_mcontext.psw.addr;  
     /* XXX: compute is_write */  
     is_write = 0;  
     return handle_cpu_signal(pc, (unsigned long)info->si_addr,   
                              is_write,  
                              &uc->uc_sigmask, puc);  
 }  
   
 #else  
   
 #error host CPU specific signal handler needed  
   
 #endif  
   
 #endif /* !defined(CONFIG_SOFTMMU) */  

Removed from v.1.1.1.5  
changed lines
  Added in v.1.1.1.16


unix.superglobalmegacorp.com